• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:

    公开号:WO1985004501A1
    申请号:PCT/JP1985/000133
    申请日:1985-03-15
    公开日:1985-10-10
    发明作者:Michiya Inoue
    申请人:Fanuc Ltd；
    IPC主号:G06F12-00
    专利说明:
    [0001] 明 細 書 入出力 ボ一 ド の ァ ド レ ス選択方式 技 術 分 野
    [0002] 本発明はマ イ ク α コ ン ピ ュー タ と RAM等を含む主制 御装置と入出力 ィ ン タ フ ェ イ ス部とが シ リ ア ルデー タ 伝送系で接続され、 前記入出力イ ン タ フ ェ イ ス部の コ モ ン バ ス に接続された複数個の入 ， 出カボ一 ド内の任 意のァ ド レ スを選択する入出力ボー ドのァ ド レ ス選択 方式に関する も のである。
    [0003] 背 景 技 術
    [0004] 数値制御装置等の制御機器においては、 工作機械等 の被制御機器を コ ン ト α — ルする為のオ ン . オ フ信号 等の出力信号や、 被制御機器の各種状態を示すオ ン ， オ フ信号等の入力信号は、 入出力 イ ン タ フ ェ イ ス部の コ モ ン バ ス に接続された複数の入力 ボ一 ド ， 出力 ボー ドを介 して行なわれる。 この場合、 デー タ伝送の相手 先の指定は、 ァ ド レ ス線を通 じて コ 一 ド化された相手 先のア ド レ スを送る こ と に よって行 ¾われ、 コ モ ンバ ス に接続された各ボ一 ドは、 各 々 ァ ド レ ス線の状態を 監視し、 ア ド レ ス線の状態が自 分固有のア ド レ ス と一 致 した時に自分がデー タ伝送の相手先 と して選択され たこ と を認識する。 こ の為、 各入出力ボー ドには固有 のァ ド レ スを割当てる必要があるが、 一方、 数値制御 装置等においては、 同種類の入 ， 出力ボー ドを複数枚 使用する こ とがあ ] 、 この結果、 各ボー ドの固有ア ド レ スを可変に してお ぐ必要が生じる。 一般にこれは、 各ボー ド毎の ドウ エア上の設定によって実現され ている。 従って、 同種類の ボー ドであ がら、. ボー ドを装着する際には各々 にァ ド レ ス設定を行な う必要 があ ] 、 こ の設荦が保守上の障害と なっていた。
    [0005] 発 明 の 開 示
    [0006] 本発明の 目的は、 各ボー ドのァ ド レ ス設定を不要と し、 保守性を向上させる こ と にあ る。
    [0007] 本発明は、 マ イ ク ロ コ ン ピ ュー タ と RAM等を含む主 制御装置と 入出力 ィ ン タ フ ェ イ ス部とが シ リ ア ルデー タ伝送系で接続され、 前記人出力 イ ン タ フ ェ イ ス部の コ モ ン バ ス に接続された複数個の入 ， 出力ボー ド内の 任意のァ ド レ スを選択する入出力 ボー ドのァ ド レ ス選 択方式において、 前記入出力 イ ン タ フ ェ イ ス部の制御 回路か ら出力される前記入 ， 出力ボ一 ドをアク セスす る 為の ァ ド レス か ら ス 口 ッ ト選択信号と ボー ド内 ァ ド レ ス と を発生する プ ロ グ ラ マ ブル なァ ド レ ス変換回路 を設け、 該ア ド レ ス変換回路のス π ッ ト 選択信号に よ 前記複数個の入 ， 出力ボー ドの中か ら一つの入 ， 出 カボー ドを選択し、 該選択された入 ， 出力ボー ド内の —つのァ ド レ スを前記ァ ド レ ス変換回路か ら前記コ モ ン バ ス に出力されたボー ド内ァ ド レ ス に よ ]5 選択する 。 図面の簡単 説'明
    [0008] 第 1 図は本発明の実施例の要部ブ ロ ッ ク図、 第 2 図 はア ド レ ス変換回路 5 の実施例の要部ブ π ッ ク図、 第
    [0009] 3 図は出力ボー ド 10の実施例の要部プ ロ ッ ク 図、 第 4 図は入力ボー ド 12の実施例の要部ブロ ッ ク図、 第 5 図 は制御回路 2 の実施例のブ ロ ッ ク図、 第 6 図は本発明 の ァ ド レ ス選択方式を実施する シ ス テ ム の概略構成を 示すブロ ッ ク 図、 第 7 図はマ イ ク ロ プ ロ セ ッ サのア ド レ ス空間の説明図、 第 8 図は制御回路 66の実施例のブ ロ ッ ク図、 第 9 図は入出力 イ ン タフ ェ イ ス部の機械的 構造を示す図であ る。
    [0010] 発明を実施するための最良の形態 ' 入出力 ィ ン タ フ ェ イ ス部 1 の構成を示す第 1 図にお いて、 2 は制御回路、 3 は シ リ ア ル イ ン パ ラ レ ル ァ ゥ ト レ ジ ス タ等の シ リ ア ル ラ レ ル変換器、 4 は ラ レ ノレ イ ン シ リ ア ノレ ァ ゥ ト レ ジ ス タ等の ラ レ ノレ シ リ ァ ノレ 変換器、 5 はア ド レ ス変換回路、 6 は コ モ ン バ ス で、 こ れはア ド レ ス線 7 ， デー タ線 8 . 制御線 9 か ら成る。 ま た、 10は 1 の出力ボー ド、 11は ^ 2 の出力ボー ド、 12は ^ 8 の入力ボ一 ドであ j？ 、 出 力ボ 一 ド . 入力ボ ー ドと も 8 個あ ！） 、 各ボー ドは合計 32個の入出力点数を 有する。 制御回路 2 か らはア ド レ ス と 書込み読出 し用 のタ イ ミ ン グが出力され、 ア ド レ スはア ド レ ス変換回 路 5 に、 タ イ ミ ン グは制御線 9 に出力される。 ま た、 シ リ ア ル パ ラ レ ル変換器 3 の シ リ ア ル出力はテ一 タ線 8 に出力 さ れ、 パ ラ レ ル シ リ ア ル変換器 4 の入力はデ — タ 線 8 に接続される。 ア ド レ ス変換回路 5 は、 制御 回路 2 か ら 出力されたア ド レ ス をデ コ ー ド して、 ス ロ ッ ト 選択信号 s i〜s 16 と ボー ド内ア ド レ ス B A と を発 生 し、 ボー ド内ァ ド レ ス B A は ア ド レ ス線 9 に送出 し ス ロ ッ ト 選択信号 s i〜s 16は対応する の入出 力ボー ド 10〜； 12に送出する。 即ち ス ロ ッ ト 選択信号 s iを^ 1 の 出 力 ボー ド 10に送出 し、 ス ロ ッ ト 選択信号 s 2を 2 の出 力 ボー ド 11に送出 し、 ス π ッ ト 選択信号 s 16を 16 の入力ボー ド 12に送出 し、 ス ロ ッ ト 選択信号 s 3〜s 15 ( 図示せず ） を図示 し い残 ] の 13個の入 . 出力 ボ一 ドに送出する。 ま た、 入出力 ホ'一 ド 10〜： 13には、 後述 する よ う にア ド レ ス デ コ ーダ ， 各種ゲー ト 回路 ， ラ ッ チ回路 ， 入力回路等が搭載され、 ア ド レ ス線 7 . デー タ 線 8 ， 制御線 9 に接続される と 共に、 ス π ジ ト 選択 信号 s i〜s 16が伝送線に よ 入力 される。
    [0011] 第 2 図はァ ド レ ス変換回路 5 の実施例の要部ブ ロ ッ ク 図であ る 。 制御回路 2 か ら送出 される 6 ビ ッ ト のァ ド レ スは ROM 20に人力 される。 ROM 20は、 各人出力 ボ ー ド 10〜！ 2に 1 対 1 で対応 した合計 64バ イ ト の記憶領 域を有 し、 各バイ ト の上位 4 ビ ッ ト に ス ロ ッ ト 選択情 報 s d 1〜 s dl6カ 記憶され、 下位 4 ビ ッ ト にボー ド内ァ ド レ ス ' ft報 b d l -0〜 b dl6-3 力 S記' されている。 ROM 20 は、 入力の 6 ビ ッ ト の ア ド レ ス で指定された ^の入出 力ボー ドに対応するバ イ 卜 の記憶情 を出力する も の で、 ス ロ ッ ト 選択情報 s d 1〜 s dl6はデ コーダ 21に送出 され、 ボー ド内ア ド レ ス情報 b d 1 - 0 〜 b dl6- 3はボー ド 内ア ド レ ス B A と して ア ド レ ス線 7 に送出 される。 デ コ ー ダ 21はス ロ ッ ト 選択情報 s d 1〜 s d l6をデ コ ー ド し て上述 したス α ッ ト 選択信号 s i〜S 16を発生する も の である。 なお、 ROM 20の容量を増 してデ コ ーダ 21を省 略 して も 良い。 ま た、 ROM 20を RAMに置き換え、 後述 する マ イ ク 口 コ ン ピ ュ一 タ から書込み可能と しておけ ば、 ス ロ ッ ト 選択情報 s d 1〜 s d l6 , ボ一 ド内ァ ド レ ス 情報 b d l - 0 〜 b dl6 - 3 を シ ス テ ム構成の 更に応 じて書 き換える こ とがで き るので好適である。
    [0012] ' 第 3 図は出力 ボ一 ド 10の実施例の要部ブ ロ ッ ク図で あ ] 、 30はァ ド レ ス線 7 の ァ ド レ ス をデ 一 ドするデ コ ーダで、 その出力はア ン ド回路 31 1〜31 に人力され る。 ア ン ド回路 31 1〜 31 4 には、 制御線 9 か らの書込み タ イ ミ ン グ信号 w t と ス ロ ッ ト 選択信号 s i も 入力され、 その出力は対応する ラ ツ チ回路 32 1〜324 の ラ ッ チ タ イ ミ ン グ信号と る る。 ラ ツチ回路 32 ι〜 324 の入力には、 データ線 8 か らのデー タ が加え られてお ] 、 その出力 は コ ネク タ 33に送出 される。 データ線 8 力 ら 8 ビ ッ ト の並列デー タが送出 される場合、 ラ ッチ回路 32 ι〜 32 4 の容量も 8 ビ ッ ト に してお く も のであ ] 、 ラ ッ チされ た 8 ビ ッ ト のデータは並列に取出 されてコ ネ ク タ 33に 出力される。 上記 コネ ク タ 33には図示し い リ レー回 路等が接続され、 ラ ッ チ回路の ラ ッ チ内容に応じた制 御が行なわれる。 ¾ぉ、 34はコネ ク タ、 35は基板であ 第 4 図は入力ボ一 ド 12の実施例の要部ブ口 ッ ク 図で あ 、 40はァ ド レ ス線 7 のァ ド レ スをデコー ドするデ コー ダで、 その出力はア ン ド回路 41 1〜 41 4 に入力され る。 ア ン ド回路 41 1〜 41 4 には、 制御線 9 か らの読出 し タ イ ミ ン グ信号 r t と ス α ッ ト 選択信号 S16 も入力され その出力は対応す.るア ン ド回路 42 ι〜42 4 の ゲー ト 信号 と る る。 ア ン ド回路 42 ι〜 42 4 の他の入力には、 入力回 路 43 ι〜 43 4 の出力が加え られてお j？ 、 その出力は コネ ク タ 45を介 してデータ 線 8 に送出される。 入力回路 43 ι 〜43 4 の入力は コネク タ 44に接続され、 コ ネ ク タ 44に 工作機械等の被制御機器か らの接点情報等が入力され る。 なお、 46は基板である。
    [0013] 第 5 図は制御回路 2 の実施例の要部ブ π ッ ク図であ 、 第 1 図 と同一符号は同一部分を示 し、 5ϋは制御部 51は出力用のア ド レ スを発生する カ ウ ン タ 、 52は入力 用の ア ド レ スを発生する カ ウ ン タ 、 53は マルチ ブ レ ク サであ る。 カ ウ ン タ 51は 0 か ら 31ま でカ ウ ン ト する と 再び 0 に る カ ウ ン タ で出力ボー ド用の ァ ド レ スを発 生し、 カ ウ ン タ 52は 32から 63ま でカ ウ ン ト する と再び 32にるる カ ウ ン タ で入力ボー ド用のァ ド レ スを発生す る。 制御部 5ϋは、 後述する主制御装置か ら シ リ ア ルデ —タ線を介 して 1 バイ ト の出力データがパ ラ レ ル シ リ アル変換器 3 に入力される と、 入力完了の信号 a を受 けて カ ウ ン タ 51 を + 1 カ ウ ン ト ア ッ プする と共にマ ル チ ブ レ ク サ 53をカ ウ ン タ 51側に切換え、 且つ書込みタ イ ミ ン グ信号 を制御線 9 に出力する。 ま た、 パ ラ レ ル シ リ ア ル変換器 4 の シ リ ア ル送出動作の完了信号 b を受ける と、 カ ウ ン タ 52を + 1 カ ウ ン ト ア ッ プする と共にマ ル チ プ レ ク サ 53をカ ウ ン タ 52側に切換え、 且 つ読出 しタ イ ミ ン グ信号 r t を制御線 9 に送出 し、 所 定の タ イ ミ ン グの後パ ラ レ ル シ リ ア ル変換器 4 に セ ッ ト 信号 S ETを送出する。 従って、 この信号 r t の タ イ ミ ン グで入力ボ一 ドのあ る ラ ツチ回路の情報がデー タ 線' ' 8 に送出され、 これがパ ラ レ ル シ リ ア ル変換器 4 に セ ッ ト される こ と に 、 上述と 同様の動作が繰返さ れ る 。
    [0014] 第 6 図は本発明のァ ド レ ス選択方式を実施する シ ス テ ム の概略構成を示すブ ロ ッ ク図であ ] 、 第 1 図 と同 —符号は同一部分を示 し、 60は主制御装置、 61はマ イ ク Q コ ン ピ ュ ー タ 、 62は RAM、 63は ROM、 64はァ ド レ ス線、 65はデータ 線、 66は制御回路、 67はパ ラ レ ル シ リ ア ル変換器、 68はシ リ ア ル パ ラ レ ル変換器、 69は制 御線である。 主制御装置 60 と入出力 イ ン タ フ ェ イ ス部 1 とはシ リ ア ルデータ伝送系で接続されている。 これ は、 シ ス テ ム全体の接続数を簡素化する為である。 I Z O 領域は RAM 62に設定され、 例えば第 7 図に示すよ う にァ ド レ ス 0 100 か ら 0 1 3 Fまでの 64パイ ト の領域が 使用され、 その各バイ ト が入出力ボー ドの各ラ ッチ回 路 32 ι〜 32 4 , 入力回路 43 ι〜 43 4 に割当て られる。 マ イ ク 口 コ ン ピ ュータ 61はこの IZO領域をァク セ スする こ と によ ])入出力信号の処理を行 ¾ う も のである。 また 制御回路 66は DMA方式に よ ]3 I/O領域を順次ア ク セ ス し、 IZO領域中の出力信号を読出 してパ ラ レ ル シ リ 了 ル変換器 67に入力 し、 またシ リ ア ルパラ レ ル変換器 68 でパラ レ ルに変換された入力信号を IZO領域に記憶す る G
    [0015] 第 8 図は制御回路 66の実施例のブ口 ッ ク図であ ] 、 80は制御部、 81は入力用のア ド レ スをサ イ ク リ ッ ク に 発生する カ ウ ン タ 、 82は出力用のア ド レ スをサイ ク リ ッ ク に発生する カ ウ ン タ 、 83はマ ルチ プ レ ク サ、 84は カ ウ ン タ 81 , 82の ァ ド レ ス に RAM の IZO領域の先頭 ァ ド レ スを加算するァ ド レ ス変更回路である。 制御部 80は、 シ リ ア ルパ ラ レル変換器 67 の変換終了信号 c を 受ける と、 マ イ ク ロ コ ン ピ ュ ー タ 61にバ ス要求信号を 送出 し、 使用許可を示すバ ス許可信号を受ける と カ ウ ン タ 82を + 1 力 ゥ ン ト ア ッ プする と共にマ ル チプレク サ 83を カ ウ ン タ 82側に切換え、 制御線 69 に リ ー ド信号 を送出 し、 所定時間後にパ ラ レ ル シ リ ア ル変換器 67に セ ッ ト 信号 S E Tを送出する。 これに よ ！） 、 I/O領域の 指定されたバイ 卜 の情報がパ ラ レ ル シ リ ア ル変換器 67 にセ ッ ト され、 シ リ ア ルデータ に変換されて入出力ィ ン タ フ ェ イ ス部 1 に伝送される。 そ して、 再びパ ラ レ ル シ リ ア ル変換器 67か ら変換完了信号 c を受ける と上 述の動作を繰返す。 ま た、 シ リ ア ル パ ラ レ ル変換器 68 にデータ がセ ッ ト さ れ、 セ ッ ト 完了信号 d を受ける と、 マ イ ク 口 コ ン ピュー タ 61にバ ス要求信号を送出 し、 使 用許可を示すバ ス許可信号を受ける と 力 ゥ ン タ 81を + 1 カ ウ ン ト ア ッ プする と共にマ ル チ プ レ ク サ 83をカ ウ ン タ 81側に切換え、 制御線 69に ラ イ ト 信号を送出する。 これに よ ]3 シ リ ア ルパ ラ レ ル変換器 68でパ ラ レ ル デ一 タ に変換された入力信号が IZO領域の指令されたバイ ト に書込まれる。
    [0016] 第 9 図は入出力ィ ン タ フ ェ イ ス部 1 の機械的構造を 示す概略構成図であ 、 バッ ク パ ネ ル 90には制御回路 2 と シ リ ア ル パ ラ レ ル変換器 3 と パ ラ レ ル シ リ ア ル変 換器 4 を搭載 したホ'一 ドを挿入する為のス ロ ッ ト 91 と、 出力ボー ドを挿入する為の例えば 8 個のス ロ ッ ト 92 ι 〜 928 と、 入力ボー ドを挿入する為の例えば 8 個のス ロ ッ 卜 93 1 と 93 8 が設け られて お 、 バッ クパネル 90 の内 面には各溝に対応した コ ネ ク タ 94が取付け られている。 各コ ネ ク タ 94は コ モ ン ノ ス及びス ロ ッ ト選択信号 s i〜 s i6の伝送線と、 ス ロ ッ ト に揷入される ポ'一 ドに設け られたコネ ク タ 34 . 45 と を接続する為のも のであ ])、 これに よ ]9 各ボー ドがコ モ ン パ ス及びス ロ ッ ト選択信 号 s i〜 s 16の伝送線と接続される。 いずれのス 口 ッ ト 選択信号 s i 〜 s l6がコ ネ クタ 64に接続されるかは予め 定め られている も のであ ] 、 ア ド レ ス変換回路 5 の R OM 20の内容が予め定め られている場合、 挿入する ス ° ッ 卜 の位置に よって入 ， 出力ボー ドのァ ド レ ス が 一 義的に決定される。 従って、 従来の よ う に各入 ， 出力 ボ一 ド上のハ一 ド ウ エアを変更する こ と に よ ！） ァ ド レ ス設定する必要は い。 こ の為、 例えばある入 . 出力 ボー ドが故障した為交換する と き は、 故障した入 . 出 力ボー ドを抜き取 、 そのス π ッ ト に新しい入 . 出力 ボー ドを挿入するだけで済むこ と に 、 保守が極め て容易にるる も のである。
    [0017] お、 以上の実施例では、 各入 ， 出力ボー ドに 4 ァ ド レ スを割当てたが、 任意のァ ド レ スを割当てる こ と ができ る も のである。 例えば、 幾つかの出力 ボー ドは 4 ア ド レ ス用 と し、 他の幾つかの出力ボー ドは 3 ア ド レ ス用 とする よ う に、 ァ ド レ ス数の異 る入 ， 出力ボ — ドを混在させてシ ス テ ム を構成する場合、 4 ァ ド レ ス用の入 ， 出力ボー ドは全て同一構成で済み、 3 ア ド レ ス用の入 ， 出力ボ ー ドも全て同一構成とする こ とが で き 、 ア ド レ ス変換回路 5 の ROM 20の内容を書換える (ID こ と に よ j 容易に対処する こ とが可能である。
    [0018] 以上説明 した よ う に、 本発明は、 マ イ ク π コ ン ビュ —タ と RAM等を含む主制御装置と入出力 ィ ン タ フ ェ イ ス部 とが シ リ ア ルデー タ伝送系で接続され、 前記入出 カ イ ン タ フ エ イ ス部の コ モ ン バ ス に接続された複数個 の入 . 出力ボー ド内の任意のァ ド レ スを選択する入出 カボー ドのア ド レ ス選択方式において、 前記入出力ィ ン タ フ ェ イ ス部の制御回路か ら出力される前記入 ， 出 力 ボ'一 ドを ア ク セ ス する為の ァ ド レス か ら ス π ッ ト 選 択信号 と ボー ド内ァ ド レ ス と を発生する ブ 口 グラ マブ ル ¾ァ ド レ ス変換回路を設け、 該ァ ド レ ス変換.回路の ス ロ ッ ト 選択信号に よ j 前記複数個の入 ， 出力ボー ド の中か ら一つの入 . 出力ボー ドを選択 し、 該選択され た入 ， 出力 ボ一 ド内の一つのァ ド レ ス を前記ァ ド レ ス 変換回路か ら前記コ モ ン バ ス に出力された ボー ド内ァ ド レ ス に よ 選択する よ う に したも のであ ] 、 自 ホ'一 ドが選択されたか否かは前記ス 口 ッ ト 選択信号で判別 でき る力 らゝ コ モ ン バ ス に送出する前記ホ'一 ド内ア ド レ スを各入 ， 出力ボー ド間で重複 した内容とする こ と がで き、 従って、 各入 . 出力ボー ド内に設け られる前 記ボー ド内ァ ド レ スをデ コ 一 ドするデ コーダの構成を 同一にする こ と がで き るか ら、 従来要した各入 . 出力 ボー ド上でのア ド レ ス設定を省略で き、 保守性が向上 する も のである。 ま た、 シ ス テ ム構成に応 じてァ ド レ ス変換回路の変換内容を定義する こ と によって、 ア ド レ ス数の異る る入 ， 出力ボー ドが混在する場合であつ て も マイ ク σ プ ロ セ ッ サのァ ド レ ス空間を有効に使用 する こ とができ る利点がある。
    权利要求:
    Claims

    請 求 の 範 囲
    マ イ ク ロ コ ン ピ ュー タ と RAM等を含む主制御装置と 入出力 ィ ン タ フ ェ イ ス部 とが シ リ ア ルデー タ伝送系で 接続され、 前記入出力 イ ン タ フ ェ イ ス部の コ モ ン バ ス に接続された複数個の入 ， 出力ボ 一 ド内の任意のァ ド レ スを選択する入出力ボ ー ド の ァ ド レ ス選択方式にお い て 、 前記入出力 イ ン タ フ ェ イ ス部の制御回路か ら出 力される前記入 . 出力ボ ー ドをア ク セ スする為のァ ド レ ス か ら ス ロ ッ ト選択信号 と ボー ド内 ァ ド レ ス と を発 生する ブ α グラ マ ブ ル な ア ド レ ス変換回路を設け、 該 ァ ド レ ス変換回路のス α ッ ト選択信号に よ 前記複数 個の入 ， 出力ボ 一 ドの中か ら一つ の入 ， 出 力ボ ー ド を 選択 し、 該選択された入 ， 出力ボ 一 ド内の一つのァ ド レ スを前記ァ ド レ ス変換回路か ら前記 コ モ ン バ ス に出 力さ れ た ボ 一 ド内 ァ ド レ ス に よ ]) 選択する こ と を特徵 とする入出力ボ'一 ドのァ ド レ ス選択方式。
    类似技术:
    公开号 | 公开日 | 专利标题
    US4571676A|1986-02-18|Memory module selection and reconfiguration apparatus in a data processing system
    US6738858B1|2004-05-18|Cross-bar matrix for connecting digital resources to I/O pins of an integrated circuit
    US4675808A|1987-06-23|Multiplexed-address interface for addressing memories of various sizes
    US4885744A|1989-12-05|Apparatus for reconstructing and multiplexing frames of various origins made up of a variable number of packets of fixed length
    EP0944959B1|2004-04-07|Method and apparatus for n choose m device selection
    US6850485B2|2005-02-01|Packet handler
    US4660181A|1987-04-21|Memory system
    US4933932A|1990-06-12|Buffer queue write pointer control circuit notably for self-channelling packet time-division switching system
    US7302509B2|2007-11-27|Method and data structure for random access via a bus connection
    EP0624832B1|1998-10-14|Elektronische Steuereinrichtung für eine modulartig aufgebaute Ventilstation
    DE3938018C2|1993-05-13|
    US4916692A|1990-04-10|TDM bus controller
    US4504927A|1985-03-12|Programmable controller with expandable I/O interface circuitry
    US4507730A|1985-03-26|Memory system with automatic memory configuration
    DE4429433C1|1995-10-26|Adreßzuordnungsverfahren
    US5388099A|1995-02-07|Backplane wiring for hub in packet data communications system
    EP0020908B1|1983-11-16|Data processing system comprising a common bus communication system in which the width of the address field is greater than the number of lines on the bus
    DE2829550C2|1989-07-20|
    EP0068865A1|1983-01-05|Processor facilities for integrated packet and voice switching
    US4691296A|1987-09-01|Method and apparatus for exchanging multiple data bytes with an I/O module in a single scan.
    JP3320657B2|2002-09-03|Ｉ２ｃバス回路及びバス制御方法
    EP0289899A2|1988-11-09|Memory control system
    EP0491480B1|1997-01-02|Computer addressing apparatus
    CA1266536A|1990-03-06|High speed bit interleaved time division multiplexerfor multinode communication systems
    EP0204507B1|1993-11-03|System configuration tracing method and apparatus
    同族专利:
    公开号 | 公开日
    US4755934A|1988-07-05|
    EP0177616A4|1986-11-05|
    DE3575214D1|1990-02-08|
    EP0177616A1|1986-04-16|
    EP0177616B1|1990-01-03|
    JPS60204052A|1985-10-15|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1985-10-10| AK| Designated states|Designated state(s): US |
    1985-10-10| AL| Designated countries for regional patents|Designated state(s): DE FR GB |
    1985-11-21| WWE| Wipo information: entry into national phase|Ref document number: 1985901562 Country of ref document: EP |
    1986-04-16| WWP| Wipo information: published in national office|Ref document number: 1985901562 Country of ref document: EP |
    1990-01-03| WWG| Wipo information: grant in national office|Ref document number: 1985901562 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP6021584A|JPS60204052A|1984-03-28|1984-03-28|Address selecting system of input/output board|
    JP59/60215||1984-03-28||DE19853575214| DE3575214D1|1984-03-28|1985-03-15|Adressauswahlsystem in eingabe/ausgabeplatte.|
    [返回顶部]